クロック同期回路に於ける遅延の定義

はじめに

HDL で設計した回路の「レイテンシ」の評価で時々混乱するので、ここに書き残しておく。

見出した定義

今のところ、次の定義が覚えやすく混乱しにくいと実感している：

「N をクロック同期回路とする。m を任意の自然数とする。基準時刻から数えて m 回目のクロックの立ち上がりの直後に確定する N への入力に起因する出力が m+d 回目のクロックの立ち上がりの直後で確定するとき、 N のレイテンシは d であるという。」