門前の小僧
主に計算機と数学の覚書
HDL で設計した回路の「レイテンシ」の評価で時々混乱するので、ここに書き残しておく。
時々必要になるが、その時には多分忘れているであろう知識を書き残しておく。
Verilog の lint checker, formatter である Verible の tips を記す。