Altera FPGA Tips

時々必要になるが、その時には多分忘れているであろう知識を書き残しておく。

レジスタの制御信号の優先度

番号が小さいほど優先される。（出典：Quartus® Prime Pro Edition User Guide Design Recommendations）橙色の部分が AMD とは逆であることに注意。

1. Asynchronous Clear (clrn)
2. Enable (ena)
3. Synchronous Clear (sclr)
4. Synchronous Load (sload)
5. Data In (data)—lowest priority

state machine のステートは enum int unsigned とすべし

そうでないと state machine として認識されない。その理由は Quartus® Prime Pro Edition User Guide Design Recommendations > 2.6.4.3.2. SystemVerilog State Machine Coding Example に記されている。